購入申込書(ESA・トレーニング)

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受講（受験）希望日

申込講座名日程期間価格
(税込)
終了Verilog HDLセミナー
(論理回路基礎) 		20/4/7(火)～4/8(水)
10:00～18:00		2日間￥107,800
SystemVerilogセミナー
(アサーションコース)		20/4/16(木)～4/17(金)
10:00～18:00		2日間￥107,800
専門分野
(設計スタイルガイドセミナー・Verilog HDL版)		20/5/26(火)～5/27(水)
10:00～18:00		2日間￥107,800
--SystemCセミナー
(入門コース)		 
10:00～18:00		2日間￥107,800
--SystemCセミナー
(TLM入門コース)		 
10:00～18:00		1日間￥53,900
--SystemCセミナー
(TLM実践コース)		 
10:00～18:00		1日間￥53,900
--SystemVerilogセミナー
(入門コース) 		 
10:00～18:00		2日間￥107,800
--Verilog HDLセミナー
(RTL設計初級)		 
10:00～18:00		3日間￥161,700
--Verilog HDLセミナー
(RTL設計中級 論理合成)		 
10:00～18:00		2日間￥107,800
--Verilog HDLセミナー
(RTL設計中級 機能検証) 		 
10:00～18:00		2日間￥107,800
--Verilog HDLセミナー
(RTL設計上級 機能検証) 		 
10:00～18:00		2日間￥107,800
--フレッシュマンセミナー
(RTL設計初級 実機演習講座) 		 
10:00～18:00		3日間￥161,700
--専門分野
(設計スタイルガイドセミナー・VHDL版)		 
10:00～18:00		2日間￥107,800
--専門分野
(RTL設計初級 VHDL)		 
10:00～18:00		3日間￥161,700
--専門分野
(検証スクリプト講座)		 
10:00～18:00		1日間￥53,900
--専門分野
(システム設計概論)		 
10:00～18:00		2日間￥107,800
--専門分野
(新しい検証技術講座)		 
10:00～18:00		1日間￥53,900
--組込み分野
(Linux初級講座)		 
10:00～18:00		1日間￥27,500
--組込み分野
(MPU基礎)		 
10:00～18:00		1日間￥53,900
--組込み分野
(ハードウェア基礎)		 
10:00～18:00		2日間￥107,800
--組込み分野
(組込みC言語入門)		 
10:00～18:00		2日間￥107,800

受講（受験）者

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