トレーニングスケジュール

現在弊社で予定しているトレーニングのスケジュールと申込受付状況一覧です。
お申込の際は「受付中」をクリックし、ご希望の講座名にチェックを入れ、必要事項をご入力の上、
お申込ください。
尚、ご希望講座の開催予定がない場合、又は下記開催日程以外での開催をご希望される場合は、
トレーニング開催リクエストよりお申込ください。

講座名日程期間状況
専門分野
(設計スタイルガイドセミナー・Verilog HDL版)
17/8/24(木)~8/25(金)
10:00~18:00
2日間中 止
組込み分野
(組込みC言語入門)
17/8/28(月)~8/29(火)
10:00~18:00
2日間受付中
XILINX認定セミナー
(XILINX FPGA向けRTL設計スタイルガイドセミナー)
17/8/30(水)~8/31(木)
10:00~18:00
2日間受付中
XILINX認定セミナー
(XILINX/Vivado HLSツールを使ったC言語入門)
17/9/6(水)~9/6(水)
10:00~18:00
1日間受付中
Verilog HDLセミナー
(RTL設計中級 機能検証)
17/9/7(木)~9/8(金)
10:00~18:00
2日間受付中
フレッシュマンセミナー
(RTL設計初級 実機演習講座)
17/9/13(水)~9/15(金)
10:00~18:00
3日間受付中
XILINX認定セミナー
(XILINX/Vivadoツールを使ったRTL設計初級)
17/9/26(火)~9/27(水)
10:00~18:00
2日間受付中
SystemCセミナー
(TLM入門コース)
17/9/28(木)~9/28(木)
10:00~18:00
1日間受付中
SystemCセミナー
(TLM実践コース)
17/9/29(金)~9/29(金)
10:00~18:00
1日間受付中
SystemCセミナー
(入門コース)
 
10:00~18:00
2日間 
SystemVerilogセミナー
(入門コース)
 
10:00~18:00
2日間 
SystemVerilogセミナー
(アサーションコース)
 
10:00~18:00
2日間 
Verilog HDLセミナー
(論理回路基礎)
 
10:00~18:00
2日間 
Verilog HDLセミナー
(RTL設計初級)
 
10:00~18:00
3日間 
Verilog HDLセミナー
(RTL設計中級 論理合成)
 
10:00~18:00
2日間 
Verilog HDLセミナー
(RTL設計上級 機能検証)
 
10:00~18:00
2日間 
Verilog HDLセミナー
(RTL設計上級 論理合成)
 
10:00~18:00
2日間 
専門分野
(設計スタイルガイドセミナー・VHDL版)
 
10:00~18:00
2日間 
専門分野
(システム設計概論)
 
10:00~18:00
2日間 
専門分野
(検証スクリプト講座)
 
10:00~18:00
1日間 
専門分野
(新しい検証技術講座)
 
10:00~18:00
1日間 
専門分野
(RTL設計初級 VHDL)
 
10:00~18:00
3日間 
組込み分野
(Linux初級講座)
 
10:00~18:00
1日間 
組込み分野
(MPU基礎)
 
10:00~18:00
1日間 
組込み分野
(ハードウェア基礎)
 
10:00~18:00
2日間 
XILINX認定セミナー
(XILINX/Vivadoツールを使ったRTL設計初級VHDL)
 
10:00~18:00
2日間 
XILINX
教育サービス
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HDLABトレーニング(SystemVerilog)
HDLABトレーニング(Verilog HDL)
HDLABトレーニング(フレッシュマン向け)
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