現在弊社で予定しているトレーニングのスケジュールと申込受付状況一覧です。
お申込の際は「受付中」をクリックし、ご希望の講座名にチェックを入れ、必要事項をご入力の上、
お申込ください。
尚、ご希望講座の開催予定がない場合、又は下記開催日程以外での開催をご希望される場合は、
トレーニング開催リクエストよりお申込ください。
| 講座名 | 日程 | 期間 | 状況 |
|---|---|---|---|
| 専門分野 (RTL設計初級 VHDL) | 18/10/17(水)～10/19(金) 10:00～18:00 | 3日間 | 受付終了 |
| SystemVerilogセミナー (アサーションコース) | 18/10/23(火)～10/24(水) 10:00～18:00 | 2日間 | 受付中 |
| 専門分野 (検証スクリプト講座) | 18/11/2(金)～11/2(金) 10:00～18:00 | 1日間 | 受付中 |
| Verilog HDLセミナー (論理回路基礎) | 18/11/8(木)～11/9(金) 10:00～18:00 | 2日間 | 受付中 |
| SystemCセミナー (入門コース) | 18/11/15(木)～11/16(金) 10:00～18:00 | 2日間 | 受付中 |
| 専門分野 (設計スタイルガイドセミナー・VHDL版) | 18/11/29(木)～11/30(金) 10:00～18:00 | 2日間 | 受付中 |
| Verilog HDLセミナー (RTL設計中級 機能検証) | 18/12/6(木)～12/7(金) 10:00～18:00 | 2日間 | 受付中 |
| Verilog HDLセミナー (RTL設計初級) | 18/12/12(水)～12/14(金) 10:00～18:00 | 3日間 | 受付中 |
| SystemCセミナー (TLM入門コース) | 10:00～18:00 | 1日間 | |
| SystemCセミナー (TLM実践コース) | 10:00～18:00 | 1日間 | |
| SystemVerilogセミナー (入門コース) | 10:00～18:00 | 2日間 | |
| Verilog HDLセミナー (RTL設計中級 論理合成) | 10:00～18:00 | 2日間 | |
| Verilog HDLセミナー (RTL設計上級 機能検証) | 10:00～18:00 | 2日間 | |
| Verilog HDLセミナー (RTL設計上級 論理合成) | 10:00～18:00 | 2日間 | |
| フレッシュマンセミナー (RTL設計初級 実機演習講座) | 10:00～18:00 | 3日間 | |
| 専門分野 (システム設計概論) | 10:00～18:00 | 2日間 | |
| 専門分野 (新しい検証技術講座) | 10:00～18:00 | 1日間 | |
| 専門分野 (設計スタイルガイドセミナー・Verilog HDL版) | 10:00～18:00 | 2日間 | |
| 組込み分野 (Linux初級講座) | 10:00～18:00 | 1日間 | |
| 組込み分野 (MPU基礎) | 10:00～18:00 | 1日間 | |
| 組込み分野 (組込みC言語入門) | 10:00～18:00 | 2日間 | |
| 組込み分野 (ハードウェア基礎) | 10:00～18:00 | 2日間 |
