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設計スタイルガイドセミナー(Verilog HDL版)

LSI設計品質の向上や設計資産(IP)の流用促進のために、ハードウェア記述言語(HDL)による記述品質の向上が重要となっています。ここでは品質向上と再利用を考慮した記述について解説します。またこの講座では、設計・検証から論理合成までに渡った範囲で、各注意点を解説しています。

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設計スタイルガイドセミナー(VHDL版)

LSI設計品質の向上や設計資産(IP)の流用促進のために、ハードウェア記述言語(VHDL)による記述品質の向上が重要となっています。ここでは品質向上と再利用を考慮した記述について解説します。またこの講座では、設計、検証から論理合成までに渡った範囲で、各注意点を解説しています。

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RTL設計初級VHDL

VHDLの入門講座です。HDLを使って論理回路(デジタル回路)の設計を学習します。回路の設計と設計物の検証のためのテストベンチ記述や論理合成も含まれますので、この講座だけでHDL設計全般を習得できます。

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検証スクリプト講座

検証の効率を上げる手法の一つとして、スクリプト化によるHDLシミュレーションの自動実行は欠かせません。
作業の効率化と誤りの低減を図るために、ぜひ基礎から自動化を学んでみてはいかがでしょうか。

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システム設計概論

システム設計の基本的な考え方とその実践方法について理解し、身につけることを目的としております。特に組み込み系の電子回路開発、ソフトウェア開発を中心に、基本となる設計手法を最新のテクノロジやノウハウも交えながら、また演習を通してより深く理解ができるような構成としております。

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新しい検証技術講座

昨今、検証手法において、アサーション、カバレッジ、制約付きランダムと言えば、誰もが耳にしたことのある検証手法です。
しかし、実際にどのような機能や活用方法があるのかについて確認するには、調査や勉強に時間がかかり、なかなか手が出せないという方も多いかと思います。
本講座では、これら検証手法を記述例を使って説明し、演習を通してその働きを確認します。

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仮想環境を用いたシステム開発 体験講座

組込みシステム開発においてシステム検証や評価は、主にプロトタイプを用いて実施しますが、近年これをすべてシミュレーションで実施する「仮想環境」が注目されています。この「仮想環境」により、今まで評価が困難であったアーキテクチャの妥当性(HW/SWの切り分け、部品の選定)や、SWの先行開発が容易になるなどいろいろなメリットが得られます。
本講座では仮想環境を用いたシステム開発について説明し、実際に演習を通して仮想環境でのシステム開発を体験することができます。

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