HDLABトレーニング（SystemVerilog）

Verilog HDL設計者を対象に、SystemVerilogで拡張された構文や新しい機能について説明します。
回路記述向け、テストベンチ向けおよびアサーションに分けて説明し、 Verilog HDL設計者が
SystemVerilogに移行するときの注意点を理解することができます。
（アサーションの詳細はついては、別途「アサーションコース」をご確認ください）
尚、本講座は「入門コース」ですが、HDL言語の入門ではありませんのでご了承ください。

SystemVerilogの特徴の一つとして、アサーション（SVA）があります。
近年、検証効率の向上やバグの迅速な検出方法として、アサーションで成功を収めた事例が増加しております。本講座では、SystemVerilog言語が提供するアサーションの記述方法とそこで使われる各種演算子について説明します。尚、このコースはアサーションの入門コースとして設定されています。