UVM(Universal Verification Methodology)はSystemVerilogベースの機能検証手法です。
UVMはEDA業界大手3社が合意した業界標準のメソドロジーであり、UVMを使用することで、
・クラスライブラリを使用することにより、検証環境が同じ構成になり易く、理解修正が容易。
・制約付きランダム、機能カバレッジ手法の導入が容易。
・検証環境の再利用性の向上。
と言ったメリットが得られます。
本講座では、UVMで提供されているクラスライブラリ(一部)やクラスライブラリを用いた検証環境
の構築方法について説明します。
なおこのコースは、UVMの入門コースとして設定されています。
Verilog HDL設計者を対象に、SystemVerilogで拡張された構文や新しい機能について説明します。
回路記述向け、テストベンチ向けおよび新しい検証機能に分けて説明し、 Verilog HDL設計者が
SystemVerilogに移行するときの注意点を理解することができます。
尚、本講座は「入門コース」ですが、HDL言語を知らない方向けのコースではありません。
SystemVerilogの特徴の一つとして、アサーション（SVA）があります。
近年、検証効率の向上やバグの迅速な検出方法として、アサーションで成功を収めた事例が増加しております。本講座では、SystemVerilog言語が提供するアサーションの記述方法と、そこで使われる各種演算子について説明します。なおこのコースは、アサーションの入門コースとして設定されています。
