UVM(Universal Verification Methodology)はSystemVerilogベースの機能検証手法です。
UVMはEDA業界大手3社が合意した業界標準のメソドロジーであり、UVMを使用することで、
・クラスライブラリを使用することにより、検証環境が同じ構成になり易く、理解修正が容易。
・制約付きランダム、機能カバレッジ手法の導入が容易。
・検証環境の再利用性の向上。
と言ったメリットが得られます。
本講座では、UVMで提供されているクラスライブラリ(一部)やクラスライブラリを用いた検証環境
の構築方法について説明します。
なおこのコースは、UVMの入門コースとして設定されています。
| 講座名 | SystemVerilogセミナー（UVMコース） |
|---|---|
| 講習期間 | 2日間 |
| 受講料(税込) | お一人様 ￥102,900 |
| 講座概要 | UVMの概要やUVMを使用する上で必要なSystemVerilogの構文、UVM検証環境の構築方法から、注意点までを説明します。 また、検証環境の構築では環境の構成やUVMクラスライブラリを用いた Environment、Agent、Driver、Sequencerなどの部品を構築する方法を説明します。 ツールを使った演習を通じて各部品を記述し、UVMの検証環境を作り上げていきます。 |
| 受講対象者 | ・回路設計業務に従事する技術者、および管理監督する立場の技術者。 ・HDLによる設計/検証実務2年以上の経験者。 ・UVMを用いた検証環境を知りたい方。 |
| 前提知識 | ・Verilog HDLの文法知識。 *限定的な知識しか使いませんので、設計/検証にVHDLをご使用の方も 受講可能です。 ・UNIX/Linuxの操作知識。 *簡単なものしか使いません。Windowsが操作できれば、対応可能です。 |
| 内容 | ・UVMの概要。 ・UVMで必要なSystemVerilog の文法の説明。 －新しいデータ型、ファンクション、class、program、virtual interface、clocking ・UVMクラスライブラリの説明と使用方法。 ・コマンドラインオプションからテストパターンの切り替え。 ・記述する際の注意点。 |
| 演習 | ・LinuxのPCと、HDLシミュレータを用いて演習を行います。 ・各部品を記述し、UVMの検証環境を作り上げていきます。 ・演習概要 －UVMで必要なSystemVerilog文法 －データカバレッジの取得 －各種部品の構築 *Sequence Item/Sequence/Sequencerの作成 *Driver/Monitorの作成 *Agentの作成 *Envの作成 *Scoreboardの作成 *Testの作成 |
| 申し込み | 受講申込規約をご確認いただき、こちらよりお申し込みください。 |
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