SystemVerilogは設計および検証の生産性を上げるために開発されました。そのため既存のVerilog HDLと互換性を取りながら、新しい機能・概念が追加されました。本講座では、これら拡張された新しい機能を、ケイデンス社の先進的な論理合成ツールEncounter RTL Compiler(TM)を使用しながら学んで頂きます。本講座の受講によりSystemVerilogおよびRTL Compilerの概要把握が出来、利用促進に役立てるでしょう。
| 講座名 | RTL Compilerで学ぶSystemVerilog合成講座 |
|---|---|
| 講習期間 | １日間 |
| 受講料（税込） | お一人様 ￥52,290 |
| 講座概要 | Verilog HDLに比べSystemVerilogで拡張・強化された文法を記述例を交えて説明します。主に設計によく使う構文に焦点を当てて説明し、検証のための構文も紹介します。また、これらの設計を実現するための論理合成ツールRTL Compilerの紹介、およびこれを使用しての演習を行います。 |
| 受講対象者 | ・Verilog HDLによる設計および検証の経験のある方 ・Linuxの基礎知識のある方 |
| 内容 | 第一章 SystemVerilogの概要 第二章 拡張されたRTL記述の構文 第三章 拡張されたテストベンチの構文 第四章 RTLCompilerの特徴 第五章 合成の基本とスクリプト |
| 演習環境 | １名様１台のPCを用意します。LINUX環境下で以下のソフトウェアを使い、演習を実施いたします。 ・Cadence Design Systems社 ・RTL Compiler論理合成ツール ・Incisiveシミュレータ |
日程 | 最新のスケジュールとお申込状況はこちらからご確認ください。 |
| 定員 | ８名（最小開催人数：４名） |
| 場所 | 日本ケイデンス社トレーニングルーム (新横浜イノテックビル２階) |
| 申し込み | 日本ケイデンス社WEBサイトから申し込み下さい。 http://www.cadence.co.jp/ （「トレーニング」のページを参照ください） |
| 問い合わせ | ケイデンス・デザイン・システムズ TEL 045-475-8410 E-mail: japan_esg@cadence.com 株式会社エッチ・ディー・ラボ セールスグループ こちらからお問い合わせください。 |
