HDLABトレーニング（Verilog HDL）

FPGAボードを用いて、回路設計、検証、動作確認を行なう講座です。
論理回路の基礎を理論だてて学ぶと同時に、実際の回路動作を体験できます。
(本講座ではVerilog HDLは使用しません)

HDLによる論理回路設計を一から学習します。検証のためのテストベンチ記述や論理合成も含まれますので、この講座だけでHDL設計全般を習得できます。

自分で設計した回路（RTL）を検証する手順／方法を習得する。
検証精度の向上や効率化を図るための各種検証テクニックや検証手法を習得できます。

HDL設計の実践講座です。論理合成ツールの活用を中心に学習します。
論理合成に適した記述や、論理合成におけるタイミング保証なども学習します。

・新たな検証手法としてTLM、ランダム検証、機能カバレッジ、アサーション検証などについて目的と効果を説明します。
・具体的な例としてSystemVerilog言語を用いた記述方法を紹介します。
・検証の精度に大きく影響するテストプラン（テスト仕様書／検証仕様書）について作成方法、および検証すべき項目の抽出方法などについて説明します。
・検証漏れを防ぐテクニックとしてUMLを用いて検証対象の回路機能や関連性を明確にする手法を紹介します。
・検証の精度を向上させるには、回路構造に応じた検証方法の習得が必要になります。
本講座では不具合の発見が困難な非同期回路について、不具合の症状、対策、さらにRTLシミュレーションで検証する方法を説明します。

論理合成ツールによるタイミングクロージング手法を習得する講座です。
ASICの性能を引き出すための論理合成スクリプトや論理合成ノウハウを学習します。