HDLABトレーニング（Verilog HDL）

FPGAボードを用いて、回路設計、検証、動作確認を行なう講座です。
論理回路の基礎を理論だてて学ぶと同時に、実際の回路動作を体験できます。
(本講座ではVerilog HDLは使用しません)

Verilog HDLの入門講座です。HDLを使って論理回路（デジタル回路）の設計を学習します。回路の設計と設計物の検証のためのテストベンチ記述や論理合成も含まれますので、この講座だけでHDL設計全般を習得できます。

自分で設計した回路（RTL）を検証する手順／方法を習得する。
検証精度の向上や効率化を図るための各種検証テクニックや検証手法を習得できます。

HDL設計の実践講座です。ASICを設計するために必要な、論理合成ツールの初歩的な利用について学習します。論理合成はツールに依存する部分が大きいので、シノプシス社のDesign Compilerを使いながら説明します。
またツールの使い方だけではなく、論理合成に適したRTL記述や、論理合成におけるタイミング解析などについても学習します。なおこのコースは、論理合成の入門コースとして設定されています。

論理合成ツールによるタイミングクロージング手法を習得する講座です。
ASICの性能を引き出すための論理合成スクリプトや論理合成ノウハウを学習します。