RTL設計初級

Verilog HDLの入門講座です。HDLを使って論理回路(デジタル回路)の設計を学習します。回路の設計と設計物の検証のためのテストベンチ記述や論理合成も含まれますので、この講座だけでHDL設計全般を習得できます。

講座名 RTL設計初級
講習期間 3日間
受講料(税込) お一人様 ¥158,760
講座概要 言語(HDL)を使った設計手順を理解し、Verilog HDLの基本文法と、それを使った回路記述について学びます。
基本的な組み合わせ回路・順序回路の記述を解説し、それを検証する記述についても学んで頂きます。
講座では、回路記述に対して論理合成を試みます。
本講座は、Verilog HDLの入門講座として設定されています。
受講対象者 ・HDLを使った設計の未経験者
・論理回路について多少知っているが実務1年未満
前提知識 ・セレクタ、デコーダ、カウンタなどの基本的な論理回路の動作知識
・UNIX/Linuxの操作知識。
 ※簡単なものしか使いません。Windowsが操作できれば、対応可能です。
内容 ・組み合わせ回路/順序回路のHDL記述の紹介
・回路を検証することとは
・基本的な文法
・回路記述のスタイル
・セレクタやデコーダなどの組み合わせ回路記述
・カウンタに代表される順序回路の記述
・ステートマシンの記述例
・検証のためのテストベンチ記述
・システムタスクやtask
・コンパイラ指示子

講座テキストの目次はこちら
演習 ・LinuxのPC上で、HDLシミュレータ(メンターグラフィックス社/QuestaSim, ケイデンス社 /Incisive)と論理合成ツール(シノプシス社/Design Compiler)を用いて演習を行ないます。
・回路記述とテストベンチを作成し、シミュレーションで動作確認します。
・論理合成を行い、合成可能および生成された回路の確認を行います。
・演習は20個ありますが、「必須」と「選択」に別れ、受講者の進捗に合わせて進められます。
日程 最新のスケジュールとお申込状況はこちらからご確認ください。
定員 9名(最少開催人数:4名)
場所 株式会社エッチ・ディー・ラボ
神奈川県横浜市港北区新横浜3-1-4 プラスタリアビル6F
申し込み 受講申込規約をご確認いただき、こちらよりお申し込みください。
問い合わせ こちらよりお問い合わせください。
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