設計技能検定試験ESA

「ESA(イーザ)」は、LSI設計業界初の設計技能試験として、LSI設計者の「LSI設計スキル」を測定するサービスです。

概要 LSI(ASIC)の設計を行う技術者の力量を測る基準として試験を実施。
Verilog-HDL を用いて設計をしている者を対象。
対象者LSI(ASIC)のHDL設計者
受験費用
(税込)
¥27,500/人
試験形式選択式および記述式
70点満点 試験時間130分(間に休憩10分程度の休憩を挟む)
全て筆記による試験。(EDA ツールは使用しない)

内訳
- 問題Ⅰ(前半) 5者択一 選択式 30問 (配点:30点、 時間:60分)
- 問題Ⅱ(後半) 記述式 8問 (配点:40点、 時間:70分)
試験の範囲株式会社半導体理工学研究センター監修の「RTL設計スタイルガイド」の内容を中心に、LSI 設計全般から出題されます。

 ・ Verilog-HDL の文法
 ・ RTL 設計
 ・ テストベンチ記述、検証手法、シミュレーショントラブル
 ・ 論理合成の基本概念、タイミング解析
 ・ 論理設計手法、回路構造
 ・ DFT
 ・ レイアウタビリティ
 ・ ASIC,FPGA/PLD等のデバイス
場所【一般開催(個人様向け)】
 株式会社エッチ・ディー・ラボ トレーニングルームで実施します。

【オンサイト開催(法人様向け)】
 お客様で会場のご用意をお願いします。
採点結果【一般開催(個人様向け)】
 試験実施約1ヶ月~1.5ヶ月後、レーダーチャートとカテゴリ分類別得点を受験者様宛にお送りします。

【オンサイト開催(法人様向け)】
 試験実施約1ヶ月~1.5ヶ月後、レーダーチャートとカテゴリ分類別得点を事務局様宛にお送りします。
申し込み 現在、開催予定がないため、お申し込みは受け付けておりません。
問い合わせ こちらよりお問い合わせください。
備考試験は、標準的なRTL設計経験3年の設計者の平均点が42点になるよう設定し、問題を作成しています。
開発ツール(論理合成ツール・シミュレータ)に依存した内容は省き、一般的に通用する内容を問題にしています。ただし、論理合成の結果(面積・速度など)に関しては、Synopsys社DesignCompilerをリファレンスツールとしています。

オンサイト開催(法人様向け)については、弊社営業グループまでお問い合わせください。

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