第8回「タイミング解析」(201212)

HDLを使用して回路を設計するようになってから久しいですが、「タイミング解析」なる用語もHDLの利用とともに設計者に一般的になってきました。
タイミング解析を簡単に言うと、「設計者の要求したクロック周波数で、その回路が正しく動作するかを確認すること」になります。回路素子には固有の遅延があるため、要求クロックが高かったり回路規模が大きかったりすると、回路の一部が動かない可能性があるのです。
そこでタイミング解析を行い、正しく動くことを確認します。この作業を怠れば、出来上がった回路(チップ)は動かない、と考えてもあながち間違いではありません。




タイミング解析の方法の一つとして、ゲートレベル・シミュレーションがあります。遅延を含んだ回路データに対して、シミュレーションを行う方法です。しかしこの方法は、大規模な回路に対して非常に時間が掛かるため、現在主流ではありません。
もう一つの方法は、スタティック・タイミング解析と呼ばれる方法です。こちらはテストパターンを使わず、高速かつ網羅的に解析ができるため、現在のタイミング解析の主流になっています。


一般的にタイミング解析は、HDLの論理合成と同時に行います。論理合成ツールが、回路の作成(論理合成)とタイミング解析を同時に行っているのです。


タイミング解析がどのように行われるかというと、同期回路(同じクロック)を前提として、フリップフロップ(FF)・フリップフロップ(FF)間の、回路素子の遅延時間を計測します。前段のFFから出力された信号が、途中の回路で遅延しても、後段のFFの次のクロックの立ち上がりに間に合えば、回路は正しく動きます。基本的には、FF間の回路遅延が1クロック周期以内に収まるかどうかを見ています。


もし1クロック周期に収まらない場合は、論理合成ツールは、FF間の回路を再構成(最適化と呼ぶ)します。そして再びタイミング解析を行います。回路の再構成->タイミング解析->回路の再構成->タイミング解析-> ・・・と交互に行い、要求に合った回路を作ります。


タイミング解析では、以下の2つの項目を確認します。
 ・最大遅延解析(Max Delay)
 ・最小遅延解析(Min Delay)
この呼び方は、シノプシス社のタイミング解析ツールでの呼び方です。
他社のツールでは、最大遅延解析はセットアップ解析、最小遅延解析はホールド解析、と呼ばれています。


タイミング解析は、要求したクロック周波数に対して解析結果を出します。そのため要求条件を解析ツールに与えなければなりません。この条件は「タイミング制約」と呼ばれます。タイミング制約は何種類かありますが、最も基本的なものは「クロック周期(周波数)制約」です。


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最大遅延解析(セットアップ解析)では、クロック周期に対して、FF間の遅延が大き過ぎないかを解析します。タイミング制約は、送信FFのクロックエッジと受信FFの次のクロックエッジの間で見ます。
最小遅延解析(ホールド解析)では、FF間の遅延が小さ過ぎないかを解析します。制約は送信FFと受信FFとで、同じクロックエッジの間で見ます。最小遅延解析では、クロックラインの遅延の影響を受けます。
ASIC向けの論理合成とタイミング解析では、クロックラインの遅延は存在しません。そのため最小遅延解析は行いません。
FPGA向けの論理合成とタイミング解析では、FPGAベンダーの開発環境を使用した場合、配置/配線を同時に行います。配置/配線が行われるとクロックラインの遅延が判明するので、最小遅延解析も行います。


クロックが1本の設計であれば、タイミング制約は容易で、正しい解析結果も容易に得られます。しかし現在の設計は多数のクロックを使用し、クロックドメイン間でのデータ受け渡しや、クロックの切り替えなどがあります。このような場合、回路構造に応じた適切なタイミング制約を与えないと、正しい解析結果が得られません。
タイミング解析はASIC/FPGA設計での必須の工程です。正しく動作する製品を作るために、タイミング解析の知識を習得しましょう。



今回ご紹介した内容については、以下の講座で詳しく解説しています。


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