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hdLab DAC2008 Information 2008/5/27
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◆Headline
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(1)DAC2008 Certess社ブースのご案内
(2)DAC2008 JEDA Technologies社 ブースのご案内
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(1)DAC2008 Certess社ブースのご案内
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www.certess.com/dac
業界初の検証環境評価メソドロジ「Functional Qualification」を提供する
Certess社はDAC2008で、様々なプレゼンテーションを用意しております。
[開催日時・場所]:
- 開催スケジュール:www.certess.com/dac
- 開催場所:Certess社 ブース324(実践セミナー:Room213D)
[セミナー・セッション概要]
1.チュートリアル・セッション
●Hands-on tutorial(実践セミナー)●
タイトル:
Elevating Confidence in Design IP Through Mutation-based Analysis
Technology
日時： 6月9日(月) 9:00～12:00
場所： Room213D
講師：
Andrey Schwartz - Certess, Inc., Campbell, CA
Brian Bailey - Brian Bailey Consulting, Beaverton, OR
Olivier Haller - STMicroelectronics, Grenoble, France
内容：
Certess社とCertess社の有力顧客でありパートナーでもある
STMicroelectronics社、検証コンサルタントBrian Bailey Consultingが
共同で講師を務めます。
Functional Qualification Tool「Certitude」を既存の検証環境に組込み、
既存の環境では見つからなかった「機能検証環境の問題点」を解析し、
「機能検証の質を大幅に向上する」ための実践的な知識を提供します。
2.有力ユーザー様による事例発表
●Deploying Certitude at STMicroelectronics●
(STマイクロエレクトロニクス様の事例発表)
日時：6月10日(火) 10:00～11:00
場所：Certess社展示ブース 会議室 (Booth324 Main floor)
講師：Olivier Haller, STMicroelectronics.
内容：
STマイクロエレクトロニクス様は、既に数年前より標準ツールとして
「Certitude」を製品開発環境に組み込まれています。2,3のケーススタディ
の解説を通して、「Certitude」を利用することで、如何に機能検証の問題点
を発見し、IPの機能的正当性を確保するかをご発表いただきます。
同社内で「標準的」行われている「Certitude」の利用方法についてご理解い
ただけます。質疑応答では、Certitudeの拡張性や異なる設計に対しての
適用性、検証の生産に対するインパクトなどの質問にもお答えいただけます。
●Improving ASIC verification through Functional Qualification●
●- by Shyam Pullela, Cisco Systems●
(Ciscoシステムズ様の事例発表)
日時： 6月11日(水) 13:00～14:00
場所： Certess社展示ブース 会議室 (Booth324 Main floor)
講師： Shyam Pullela, ASIC Manager, Cisco Systems.
内容：
このセッションでは、「Functional Qualification」を含む先進的手法の利用
による機能検証のベスト・プラクティスについて議論いたします。いつ、どの
ように「Functional Qualification」を導入し、「設計品質」を改善していく
べきかについてご理解いただけます。
3.有識者、著名大学教授からのCertess社技術に対する将来展望の解説
●New trends in Functional Verification by. Prof. David Dill●
(スタンフォード大学教授による機能検証のニュー・トレンド解説)
日時： 6月10日(火) 14:00～15:00
場所： Certess社展示ブース 会議室 (Booth324 Main floor)
講師： Prof. David Dill, Stanford University.
内容：
Certess社が業界で初めて商用化した「Mutation Analysis」や等価性チェック
技術からスタンフォード大学における同教授の最新研究テーマまでを含む機能
検証技術のトレンドを紹介いたします。
●The EDA Cover-up by Brian Bailey●
(EDAコンサルタント ブライアン・ベイリー氏によるEDA Cover-up)
日時： 6月11日(水) 10:00～11:00
場所： Certess社展示ブース 会議室 (Booth324 Main floor)
講師： Brian Bailey, Brian Bailey Consulting.
内容：
現在の様々な検証基準や検証テクニックについて整理し、複雑な機能検証を収
束させるためにそれらの基準や技術トレンドのなかで何が欠けているかについ
て議論します。
4.管理職の方に向けたCertess社CTOからの提言
●Quality vs. Productivity●
(Certess社CTO Mr.Mark Hamptonからエグゼクティブの方に向けたメッセージ)
日時： 6月10日(火) 11:00～12:00
6月12日(木) 11:00～12:00
※同じ内容を2回実施します
場所： Certess社展示ブース 会議室 (Booth324 Main floor)
講師： Mark Hampton, CTO, Certess, Inc.
内容：
検証の本質は、「リスク･マネジメント」です。本セッションでは、高品質と
生産性のトレード・オフ、またそれらが検証環境が「バグを見逃すリスク」に
対してどのようなインパクトがあるかについて議論します。
今日のASIC設計環境では、設計にかかるコストよりも早い割合での検証コスト
の増大が絶えることの無い懸念となっています。
コストを管理し続けるために何をなすべきか、生産性を向上させながら品質プ
ロセスを確保するには？品質よりも生産性を重要視した場合のリスクは？
これらの懸念に対して「Functional Qualification」が果たす役割についてご
理解いただきます。
5.Functional Qualification Tool Certitude紹介セッション
●Introducing Functional Qualification●
(Functional Qualificationのご紹介セミナー)
日時： 前述セッション以外の1時間スロット
場所： Certess社展示ブース 会議室 (Booth324 Main floor)
講師： Certess社 FAE
内容：
Certess社のFunctional Qualification Tool「Certitude」について、実際の
デモンストレーションを交えて、その技術と検証品質を向上することの有効性
をご理解いただきます。
6.その他
-個別のお打合せも可能です。Cetress社の人員と弊社で対応させて頂きます。
-C言語によるDUTを対象とした「Certitude C」に関するセッションも予定され
ています。
Cモデルを対象としたFunctional Qualificationに、ご興味のあるお客様は
お知らせください。
[予約連絡先]
下記情報を担当者までご連絡いただきたく、お願いいたします。
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会社名 ：
ご芳名 ：
ご来場人数:
ご連絡先（TEL）： ※現地連絡先：
ご連絡先（e-mail）：
--------------------------------------------------------------------
担当者連絡先:
日本国内総代理店：株式会社エッチ・ディー・ラボ
EDA事業部 営業担当 齋藤 暁（さいとう あきら）
E-mail: a_saito@hdlab.co.jp
Tel: 045-477-4315
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(2)DAC2008 JEDA Technologies社 ブースのご案内
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http://www.hdlab.co.jp/web/a030eda/b020jeda/
JEDA Technologies社はESL設計(C/C++/SystemC)における統合検証環境を
提供しております。
DAC2008におきましては、統合されたTLM2.0評価環境など新しいソリューショ
ンをご案内いたします。
DAC2008展示会場のJEDA社スイート・ルームにて新製品の説明会をご覧頂き、
皆様のご意見を賜りたくご案内申し上げます。
[開催場所・日時]
場所:DAC2007展示会場ブースNo2231
タイムスロット(各1時間ごとに行っております)
6/9 (Mon) 10:00 11:00 13:00 14:00 15:00 16:00 17:00 18:00
6/10(Tue) 10:00 11:00 13:00 14:00 15:00 16:00 17:00 18:00
6/11(Wed) 10:00 11:00 13:00 14:00 15:00 - - -
6/12(Thu) 10:00 11:00 - - - - - -
※会場内でのご都合がつかない際は、別途ご相談ください。
会場スイート・ルームの席数が限られておりますので、予め以下の
タイムテーブルに沿ったご予約を頂きたくお願い申し上げます。
会場では、JEDA担当者及び弊社担当営業が対応させていただきます。
[出展概要]
1.Unified coverage -- IP Model quality measurement
(統合されたESLカバレッジソリューション)
JEDAcc -- C/C++/SystemC Code Coverage and Analysis
JEDAdc -- C++/SystemC Data/Functional Coverage, TLM2 support
2.NSCa
SystemC Temporal assertion engine & debugging for all TLM levels
(TLMでのアサーションエンジン・デバッグメカニズム)
-- C++, SystemC and TLM2 support
-- Sequence and ordering checking
3.TLM2 Model Validation suite
(TLM2.0評価スイート)
-- a complete solution from TLM2 model creation to testing
and coverage measurement
4.OCP verification suite:
(OCPのESL検証IP)
--OCP Protocol Compliance Checker, Coverage
and Intelligenet Traffic Generation.
[予約連絡先]
下記情報を担当者までご連絡いただきたく、お願いいたします。
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会社名 ：
ご芳名 ：
ご来場人数：
ご連絡先（TEL）： ※現地連絡先：
ご連絡先（e-mail）：
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担当者連絡先:
日本国内総代理店：株式会社エッチ・ディー・ラボ
EDA事業部 営業担当 齋藤 暁（さいとう あきら）
E-mail: a_saito@hdlab.co.jp
Tel: 045-477-4315
■――【お客様情報】―――――――――――――――――――――――■
下記のお客様の情報にご変更等がございましたら、訂正、加筆の上
ご返信ください。
[御社名]
[部署名]
[役職/お名前]
[住 所]
[電話NO]
[FAXNO]
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★本メールに対するご意見・ご要望はこちらまで information@hdlab.co.jp
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発行 株式会社エッチ・ディー・ラボ セールスグループ
Email: salesg@hdlab.co.jp
http://www.hdlab.co.jp/
〒222-0033 横浜市港北区新横浜3-1-4プラスタリアビル６Ｆ
TEL:045-477-4315
FAX:045-477-4316
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