EDSフェア(Electronic Design and Solution Fair 2007)に出展

2007年1月25日よりパシフィコ横浜で開催される「EDSFair(Electronic Design and Solution Fair 2007)」に出展します。
今回の出展では、最先端の開発設計を行っている皆様のお役に立つアイテムを数多く揃えて、ご来場をお待ちしております。

■■出展概要
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▼JEDA Technologies社のESL検証ツール
◆[NSCa(Native SystemC Assertion)]
◆[NSCv(Native SystemC Verification)]
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▼SystemCや動作合成の導入に必要なスキルの紹介
▼SystemVerilogを用いた設計・検証手法に関する必要なノウハウの紹介
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▼STARC認定 システムLSI設計者向け 【設計技能検定試験「ESA」】
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■■出展内容
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★ブース番号:601

▼[NSCa(Native SystemC Assertion)]
・SystemC上でアサーション検証を可能。
・従来のサイクルレベルに加え,トランザクションレベルでの
アサーションを提供(CLA、TLA)。
・豊富なアサーションデバッグ機能
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▼[NSCv(Native SystemC Verification)]
・業界初のSystemC上での総合検証環境を提供。
・マルチスレッド検証,カバレッジ検証,ランダム検証サポート。
・業界初のSystemC上での総合検証環境を提供。
・マルチスレッド検証
・強力なガーベージコレクション機能を搭載し、
SC_FORK/SC_JOINを拡張
・カバレッジ検証
・ライン・データ・クロス・トランジションカバレッジを実装
・ランダム検証
・制約付き重み付けランダム検証機能を実装
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★ブース番号:609

▼SystemVerilog設計ガイドラインセミナー
・SystemVerilogを用いた設計における記述スタイルのガイドライン
・RTL記述テクニック編および検証テクニック編に分けて解説
・SystemVerilogで拡張された文法や新機能の活用と注意点の解説
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▼SystemC設計ガイドラインセミナー
・基本文法から検証・動作合成まですべて習得可能
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▼STARC認定 システムLSI設計者向け 【設計技能検定試験「ESA」】
・延べ4,500名以上の実績!!
・STARC出資会社11社で、使用実績あり
・大手半導体および電気メーカで、スキル判定に採用
・人材派遣会社の技術者のスキルアップ診断に採用
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■■出展者セミナー
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1.「JEDAによるESLでのアサーション・カバレッジ検証の実現」
◆日時◆ 2007年1月26日(金)16:30-17:15
◆場所◆ DM3 (50名様)
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2.「これがわかれば、SystemCで設計ができる」
~これからのシステムLSI設計への一歩を踏み出そう~
◆日時◆ 2007年1月26日(金)15:30-16:15
◆場所◆ DM3 (50名様)
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3.「設計スタイルガイドがSystemC設計を加速する」
~システムLSI設計を120%成功に導くためのSystemC記述テクニック~
◆日時◆ 2007年1月26日(金)14:30-15:15
◆場所◆ F202 (100名様)
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■■その他
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・ブースにてアンケートにご協力頂いたお客様全てに、ノベルティ商品を
 差し上げます。 アンケート用紙は、下記をクリックして下さい。
 ⇒アンケートはこちら
 
■■展示会概要および当社ブースについて
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会  期 :2007年1月25日(木)~26日(金) 10:00~18:00
会  場 :パシフィコ横浜
ブース番号:No.601/No.609 ※2ヵ所にて展示しております。
展示会公式サイト:http://www.edsfair.com/

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