Vivado Design SuiteでのFPGA設計導入 ※ボード演習あり

 このコースでは、同期設計手法、適切なデバイス リソースのインスタンシエート、HDL コーディング、およびピン割り当てを使用し、基本的な XDC タイミング制約を設定して効率的な FPGA デザインを構築します。また、Vivado™ Design Suite で、デザインの作成、合成、インプリメント、およびダウンロードを実行します。

<このコースで学べること>

[ツール操作]
・Vivadoデザインフローを理解する
・IPを使用した設計方法を理解する
・IPインテグレータの活用方法を理解する
・I/Oピンのアサイン方法を理解する
・HDLシミュレータ(XSIM)の操作方法を理解する
・Vivadoでの各種解析ツールの活用方法を理解する
・プロジェクトベース、非プロジェクトバッチフローを理解する
[デバイスアーキテクチャ]
・7シリーズデバイスのアーキテクチャを理解する
・リソースの活用方法を理解する
・コンフィグレーション手法を理解する
[制約・レポート]
・基本タイミング制約の必要性と作成方法を理解する
・タイミングレポートの内容を理解する
[タイミングクロージャ]
[設計手法]
[デバッグ手法]

コース名 Vivado Design SuiteでのFPGA設計導入
ソフトウェアツール Vivado Design Suite: System Edition 2015.1
ハードウェアツール Xilinx Kintex-7 FPGA KC705
トレーニング期間 2日間
受講料 お一人様 8 TC or 98,000円(税込 105,840円)
受講対象者 初めてザイリンクスの FPGA を設計する HDL (VHDL または Verilog) の知識を持ったデジタル回路設計者
受講要件 ・HDL (VHDL または Verilog) の知識
・デジタル デザインの設計経験
コース内容 1 日目
・UltraFast設計手法の要約
・基本的なFPGAアーキテクチャ
・Vivado Design Suite 入門
・Vivado デザインフロー
・演習 1&2 : Vivado ツールの概要
・デモ:Vivado IDE でのデザイン解析機能
・IPによる設計
・基本的なタイミング制約とレポート
・演習 3 : Vivadoでの合成、インプリメンテーションとタイミングクロージャ
2 日目
・FPGA リソースを活用した設計
・クロック リソース
・演習 4 : FPGA リソースを活用した設計
・演習 5 :IPによるデザイン - IPインテグレータ
・基本的なタイミング制約 (XDC)
・タイミング レポート
・演習 4 : 基本的なタイミング制約(XDC)とタイミングレポート
・同期設計手法
・FPGA コンフィギュレーション
・まとめ
会場・定員 ザイリンクス株式会社(大崎、16名) ※最少開催人数:4名
日時・申し込み
9/13(火)~14(水) 10:00~17:30 at 東京(XILINX) 受付中



10/13(木)~14(金) 10:00~17:30 at 新横浜(hdLab) 受付中

お支払方法 1. 現金でのお支払い(hdLab社へお振込み)
2. XPA トレーニングクレジット(TC)でのお支払い
3. XPAトレーニングクレジット(TC)と現金でのお支払い

XPAとはトレーニング クレジットと、ザイリンクス開発ソフトウェア各種とのセット販売のことです。 XPA の詳細は XPA バンドル プログラム(ザイリンクス社)*1 をご覧下さい。 トレーニング クレジットについてご不明な場合は ザイリンクス カスタマー トレーニングまで直接お問い合わせください。
*1 XPAバンドルプログラム⇒http://japan.xilinx.com/xpa/index.htm
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