Vivado Design SuiteでのFPGA設計実践

 このコースでは、Vivado™ ソフトウェア ツール フロー、ザイリンクス デザイン制約 (XDC)、およびスタティック タイミング解析 (STA) について詳細に説明します。内容には、FPGA の効率的な設計手法や FPGA リソースの活用方法が含まれます。また、業界標準の XDC を使用しいてデザインを完全かつ適切に制約する方法を学びます。Vivado IDE デザイン データベースがどのように構成されているかやデザインを詳しく検討する方法についても解説します。 さらに、適切なタイミング レポートを作成して完全な STA を実行する方法およびデザインのインプリメント方法を説明します。

<このコースで学べること>

[ツール操作]
[デバイスアーキテクチャ]
[制約・レポート]
・セットアップ解析とレポートの確認方法を理解する
・ホールド解析とレポートの確認方法を理解する
・MMCM/PLL出力に対するクロック制約を理解する
・複数クロックが存在する場合の解析方法を理解する
・入出力ポートに与える制約と記述方法を理解する
・タイミング例外の制約と記述方法を理解する
[タイミングクロージャ]
・基本手法を理解する
⇒FF複製
⇒パイプライン化
⇒IOフリップフロップの活用
⇒同期化回路
[設計手法]
・UltraFast設計手法の概要を理解する
[デバッグ手法]

コース名 Vivado Design SuiteでのFPGA設計実践
ソフトウェアツール Vivado System Edition 2015.1
トレーニング期間 2日間
受講料 お一人様 8 TC or 98,000円(税込 105,840円)
受講対象者 HDL および FPGA アーキテクチャについて中級レベルの知識を持ち、ザイリンクス Vivado Design Suite を使用したことのある FPGA 設計者
受講要件 ・「FPGA 設計導入」の受講、または
・FPGA アーキテクチャ、Vivado ソフトウェア フロー、FPGA の基本的な設計手法、基本的なタイミング/入力/出力制約、Constraints Editor に関する同等の知識
・HDL (VHDL または Verilog) の中級レベルの知識
コース内容 1 日目
・FPGA 設計導入の復習
・UltraFast 設計手法の概要
・FPGA 設計手法
・デザイン データベースへのアクセス
・演習 1 : Vivado IDE のデータベース
・スタティック タイミング解析およびクロック
・演習 2 : Vivado IDE クロック
2 日目
・入力および出力
・演習 3 : I/O 制約
・タイミング例外
・演習 3 : タイミング例外
・合成手法
・まとめ
会場・定員 ザイリンクス株式会社(大崎、16名) ※最少開催人数:4名
日時・申し込み
10/18(火)~19(水) 10:00~17:30 at 東京(XILINX) 受付中

お支払方法 1. 現金でのお支払い(hdLab社へお振込み)
2. XPA トレーニングクレジット(TC)でのお支払い
3. XPAトレーニングクレジット(TC)と現金でのお支払い

XPAとはトレーニング クレジットと、ザイリンクス開発ソフトウェア各種とのセット販売のことです。 XPA の詳細はXPA バンドル プログラム(ザイリンクス社)*1をご覧下さい。 トレーニング クレジットについてご不明な場合は ザイリンクス カスタマー トレーニングまで直接お問い合わせください。
*1 XPAバンドルプログラム⇒http://japan.xilinx.com/xpa/index.htm
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