Vivado ロジック解析を使用したデバッグ テクニック ※ボード演習あり

 FPGA デザインがその複雑さを増しつつある中で、開発者は設計およびデバッグの時間を短縮する方法を常に必要としています。強力でありながら使いやすい Vivado® ロジック解析を使用するデバッグ ソリューションは、検証とデバッグにかかる時間を最小限に抑えることができます。  このトレーニング コースでは、コアおよびツールについて紹介し、トリガーの有効な使用法を説明するだけでなく、デザインを効率的にデバッグすることで設計/開発の総時間の短縮を可能する方法を示します。このコースには、Vivado デバッグ ツールを使用することで、検証やデバッグにおける課題をいかに解決できるかを学習する実践的な演習が含まれます。


<このコースで学べること>

[ツール操作]
・Vivadoロジックアナライザツールの使用方法を理解する
[デバイスアーキテクチャ]
[制約・レポート]
[タイミングクロージャ]
[設計手法]
[デバッグ手法]
・Vivadoロジック解析IPの構成と活用方法を理解する
・ネットリスト挿入フローを理解する
・HDLインスタンシエーションフローを理解する
・IPインテグレータでのデバッグフローを理解する
・トリガの設定方法、解析方法を理解する
・TCLスクリプトでの実行方法を理解する
・リモートアクセスの仕組みと使用方法を理解する

コース名 Vivado ロジック解析を使用したデバッグ テクニック
ソフトウェアツール Vivado Design Suite : System Edition 2015.3
ハードウェアツール Xilinx Kintex-7 FPGA KC705
トレーニング期間 2日間
受講料 お一人様 8 TC or 98,000円(税込 105,840円)
受講対象者 検証やデバッグに要する時間を短縮したいと考えるシステムおよびロジックの設計者
受講要件 ・HDL (VHDL または Verilog) の基礎知識がある方
・基本的な FPGA 設計スキル
 FPGA 設計導入コースの受講
・中級レベルの FPGA 設計スキル
 FPGA 設計実践コースの受講
コース内容 ・Vivado Logic Analyzerツールの動作の仕組み
・デバッグ コアの追加 - ネットリスト挿入フロー
・演習 1: ネットリスト挿入フローを使用したデバッグ コアの挿入
・デバッグ コアのインスタンシエート - HDL インスタンシエーション フロー
・演習 2: HDL インスタンシエーション フローを使用したデバッグ コアの追加
・IP インテグレーターでのデバッグ フロー
・演習 3: デバッグ フロー - IPI ブロック デザイン
・データのトリガーおよび可視化
・活用テクニックとヒント
・演習 4: 活用テクニックとヒント
・スクリプト
・演習 5: VIO Tcl スクリプト
・リモート アクセス
・演習 6: リモート アクセス[オプション]
会場・定員 ザイリンクス株式会社(東京、16名) ※最少開催人数:4名
日時・開催場所・
受付状況

10/26(木)~27(金) 10:00~17:30 at 東京(XILINX)  受付終了

お申し込み方法 「受付中」 :お申し込み受付中です。 受付中の文字をクリックすると申し込みフォームへ移動いたします。
「準備中」 :まだお申し込みはできません。 開催月の2ヶ月前頃より受付を開始する予定です。
お支払方法 1. 現金でのお支払い(hdLab社へお振込み)
2. XPA トレーニングクレジット(TC)でのお支払い
3. XPAトレーニングクレジット(TC)と現金でのお支払い

XPAとはトレーニング クレジットと、ザイリンクス開発ソフトウェア各種とのセット販売のことです。 XPA の詳細はXPA バンドル プログラム(ザイリンクス社)をご覧下さい。 トレーニング クレジットについてご不明な場合は ザイリンクス カスタマー トレーニングまで直接お問い合わせください。
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