XILINX FPGA向けRTL設計スタイルガイドセミナー※演習あり

 本コースでは、国内の半導体メーカーや電子機器製造会社が蓄積してきた記述スタイルを一般化した 「RTL設計スタイルガイド」を理解することにより、FPGA設計向けに品質の高い設計物を得る設計法を習得することを目的としています。特に、XILINX社が推奨する「UltraFast設計手法」のノウハウと併せて、FPGA設計手法の理解と具体的な回路および記述例を説明します。


<このコースで学べること>

[ツール操作]
[デバイスアーキテクチャ]
[制約・レポート]
[タイミングクロージャ]
[設計手法]
・クロック設計を正しく理解する
・リセット設計を正しく理解する
・非同期設計を正しく理解する
・FPGA向けに適切なHDLコーディングスタイルを理解する
[デバッグ手法]
・クロックエッジベーステストベンチ記述を理解する
・ランダム、アサーション、カバレッジを理解する

コース名 XILINX FPGA向けRTL設計スタイルガイドセミナー [HDLABオリジナル]
ソフトウェアツール Vivado Design Suite: System Edition 2014.1
トレーニング期間 2日間
受講料 お一人様 10 TC or 98,000円(税込 105,840円)
受講対象者 ・RTL設計における記述スタイルを身につけたい初級者
・FPGA設計者及びプロジェクトマネージャー
受講要件 ・Verilog HDLもしくはVHDL設計経験のある方
コース内容 第1章 FPGA設計でのLVDS, PLL周辺回路作成ノウハウ
・クロック供給の基本
・PLLを使う意義
・LVDSを使ったFPGA間転送の考え方
・GTX、GTPを使うときの注意点

第2章 初期リセットとFPGAの初期化
・リセットはすべて同期化が必要
・FFは同期リセットにするか非同期リセット端子を使うか
・安全なリセットの設計とは

第3章 非同期クロックドメイン間通信
・メタ・ステーブルについて
・非同期クロックドメイン間の設計手法

第4章 RTLコーディングスタイル
・バグを少なくするRTLコーディングスタイル
・冗長性が少ない記述を心がける
・If文の書き方
・case文の書き方
・ステートマシンの書き方

第5章 テストベンチ記述の基本
・クロックエッジベースのテストベンチ
・レーシングを発生させないテストベンチとは
・Taskのプロシージャ―の記述方法

第6章 検証手法
・期待値照合の必要性と実施方法
・ランダムを利用したシミュレーション
・カバレッジとは
・アサーション検証

演習
1. クロックゲーティング
2. ジッタモデルによる非同期シミュレーション
3. 非同期FIFOのフラグ使用方法
4. case文とif文の記述スタイル
5. 回路構造の問題
6. DSPの推論
7. LVDS 7:1 変換ソリューション

会場・定員 株式会社エッチ・ディー・ラボ(新横浜、12名) ※最少開催人数:4名
日時・申し込み
8/25(木)~26(金) 10:00~17:30 at 新横浜(hdLab) 受付終了



10/27(木)~28(金) 10:00~17:30 at 新横浜(hdLab) 受付中

お支払方法 1. 現金でのお支払い(hdLab社へお振込み)
2. XPA トレーニングクレジット(TC)でのお支払い
3. XPAトレーニングクレジット(TC)と現金でのお支払い

XPAとはトレーニング クレジットと、ザイリンクス開発ソフトウェア各種とのセット販売のことです。 XPA の詳細はXPA バンドル プログラム(ザイリンクス社)*1をご覧下さい。 トレーニング クレジットについてご不明な場合は ザイリンクス カスタマー トレーニングまで直接お問い合わせください。
*1 XPAバンドルプログラム⇒http://japan.xilinx.com/xpa/index.htm
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