高速メモリインターフェイスデザイン

 このコースは、ザイリンクス FPGA を使用して、高速メモリ I/O を用いるメモリ インターフェイスを設計するハードウェア設計者を対象としています。このコースでは、高速メモリ I/O デザインの基本概念について説明し、ザイリンクス 7 シリーズ FPGA を使用したインプリメンテーションとデバックについて解説します。

 さらに、高速メモリ インターフェイス デザインのインプリメンテーションおよびデバッグをサポートするツールについても説明します。

 コースの内容は、具体的には DDR2 および DDR3 を対象として説明されています。必要に応じて RLDRAMII、LPDDR、および QDRII+ についても説明しています。コースには演習も含まれ、Kintex™-7 FPGA KC705 ボードで DDR3 を使用して学習内容を実践します。
コース名 高速メモリインターフェイスデザイン
ソフトウェアツール Vivado Design Suite 2015.1
ハードウェアツール Kintex-7 FPGA KC705 ボード
トレーニング期間 1日間
受講料 お一人様 4 TC or 49,000円(税込 52,920円)
受講対象者 FPGA 設計者およびロジック設計者
受講要件 ・VHDL または Verilog での設計経験
・ロジック デザインについての知識 : ステート マシン、同期デザイン
・次の知識/経験を持っていることが望ましい
  FPGA アーキテクチャの基礎知識
  ザイリンクス インプリメンテーション ツールの使用経験
  I/O に関する知識
  高速 I/O 規格に関する知識
コース内容 1 日目
・7 シリーズ FPGA 概要
・7 シリーズ メモリ インターフェイス リソース
・メモリ コントローラーの詳細および信号
・MIG デザインの生成
・演習 1:MIG コアの生成
・MIG デザインのシミュレーション
・演習 2: MIG デザインのシミュレーション
・MIG デザインのインプリメンテーション
・演習 3 : MIG デザインのインプリメンテーション
・メモリ インターフェイスのテストおよびデバッグ
・演習 4 : MIG デザインのデバッグ
・メモリ インターフェイスのボード レベル デザイン(オプション)
・Apendix : メモリ デバイスの概要
会場・定員 ザイリンクス株式会社(大崎、16名) ※最少開催人数:4名
日時・開催場所・
受付状況
準備中
お申し込み方法 「受付中」 :お申し込み受付中です。 受付中の文字をクリックすると申し込みフォームへ移動いたします。
「準備中」 :まだお申し込みはできません。 開催月の2ヶ月前頃より受付を開始する予定です。
お支払方法 1. 現金でのお支払い(hdLab社へお振込み)
2. XPA トレーニングクレジット(TC)でのお支払い
3. XPAトレーニングクレジット(TC)と現金でのお支払い

XPAとはトレーニング クレジットと、ザイリンクス開発ソフトウェア各種とのセット販売のことです。 XPA の詳細はXPA バンドル プログラム(ザイリンクス社)をご覧下さい。 トレーニング クレジットについてご不明な場合は ザイリンクス カスタマー トレーニングまで直接お問い合わせください。
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